作者whales4321 (whales4321)
看板Electronics
标题[请益] Synthesis遇到的问题
时间Sat Nov 21 20:00:15 2020
请教各位大神，
目前跑合成遇到两个问题，
1.在电路合成时，若跳出error: unable to open file `^M': in search_path (VER-41)，会是什麽状况？我已经检查了好几次路径了，确定是对的，但还是不行。
2.吃某个ip 後去跑合成，但会跳出case equality(===) is not supported by synthesis. (VER-189)，这是我吃的ip 有问题吗？
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1F：推 hank821017: 1. windows换行符号造成 应该是你远端编辑unix的档案 11/21 20:11
1.^M消掉了，跑出Error:unable to open file `module',2.ip在合成时不需要吃.v档吗？
2F：→ hank821017: 造成 可以用dos2unix解决 11/21 20:11
3F：→ hank821017: 2. 我猜你用到模拟用behavior verilog model了，通常 11/21 20:11
4F：→ hank821017: 已经做好的ip直接抓他的db档进去合成即可 11/21 20:11
5F：推 samm3320: ^M真的是新人杀手哈哈 11/21 20:44
※ 编辑: whales4321 (110.26.252.84 台湾), 11/21/2020 21:25:08
6F：推 mmonkeyboyy: 别用windows 就没这事了 11/21 22:53
7F：→ mmonkeyboyy: 2你抓错档了 11/21 22:54
8F：→ mmonkeyboyy: 或你要给flag 11/21 22:55
9F：推 hank821017: 1.看起来像是读档案的时候有东西搞错了，你要给的是 11/24 00:46
10F：→ hank821017: 档案路径。2.看你用什麽IP, 记忆体类型的话通常是会提 11/24 00:47
11F：→ hank821017: 供.v/.db/.lib...之类的。.v是拿来给你跑模拟用的，合 11/24 00:48
12F：→ hank821017: 成的话只需要放.db在searchpath里面即可。但也有像是m 11/24 00:49
13F：→ hank821017: 大说的用flag选的.v, 那种就是要去找一下doc看要怎麽 11/24 00:50
14F：→ hank821017: 设才会对 11/24 00:50