作者kdjf (我抓得到什麽呢?)
看板Electronics
标题LVTTL to LVPECL电准位需要注意的地方
时间Sun Aug 16 12:15:30 2020
从规格上可以看出电压规格够，电流可能需要上拉电阻补充
从ECL的input stage看起来3.3V到0V会reverse bias input stage BE junction
（应该不会breakdown/stress/影响长期可靠度？)
这个输入只需要<10kbps的资料，大概没有junction capacitance/saturation的问题
第一次用到ECL logic，麻烦大家指教了
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※ 发信站: 批踢踢实业坊(ptt.cc), 来自: 211.75.180.193 (台湾)
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※ 编辑: kdjf (211.75.180.193 台湾), 08/16/2020 12:29:59
1F：→ kdjf: 实验结果: 不要超过V(IH)，电流似乎倒灌回biasing network, 12/08 15:11
2F：→ kdjf: 会有未定义行为。V(IL)比较没差 12/08 15:11