作者wunqq (不要拉)
看板Electronics
标题[请益] Verilog 语法问题
时间Fri Jun 12 16:48:29 2020
各位版上大大及前辈您们好，
问题如下
initial begin
...
...
$finish
/*finish为什麽有时候要加有时不用？*/
end
想请问在什麽请况下需要加？
感激不尽～
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Sent from JPTT on my iPhone
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※ 发信站: 批踢踢实业坊(ptt.cc), 来自: 220.143.59.188 (台湾)
※ 文章网址: https://webptt.com/cn.aspx?n=bbs/Electronics/M.1591951711.A.CBB.html
1F：→ da5n299o: 如果在simulator的runtime>$finish前的时间 06/12 17:44
感谢您～
2F：→ da5n299o: simulator就会因为$finish而停止模拟 06/12 17:45
※ 编辑: wunqq (220.143.59.188 台湾), 06/12/2020 19:12:36
3F：推 g1990822: 你想要什麽事情发生时就停止模拟的时候就加 06/13 02:50
4F：→ g1990822: 像是你在输入测资测你电路运算错误时会停止 06/13 02:51
5F：→ g1990822: 你就可以加上FINISH 06/13 02:51
6F：→ g1990822: 或是如一楼所说的 你想要在模拟的时候在特定的时间 06/13 02:52
7F：→ g1990822: 停止模拟 你也可以加上FINISHI 06/13 02:52