作者pwenlin (费里曼)
看板Electronics
标题[讨论] 28nm 与0.13um 类比设计考量
时间Fri Apr 5 18:29:47 2019
请问各位前辈28nm 与0.13um 类比设计考量 有何不同，28nm上面必须特别注意什麽 感谢
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1F：→ nWave: 注意gate length不能小於28nm 04/05 19:07
2F：推 jfsu: 注意schedule不要delay,老板会不爽 04/05 19:12
3F：→ pwenlin: leakage , mismatch, Vov ,layout 需特别注意的吗？ 04/05 19:33
4F：推 mmonkeyboyy: 这个问题真好 先念个书吧 by 外行人 04/05 21:24
5F：→ blackrays: 28nm... 这边应该没几个碰过 04/05 22:02
6F：推 jfsu: LPE, WPE, LOD, device mismatch 04/05 22:18
7F：→ pwenlin: 请问J大 若MOS操作在 sub threshold ,run mismatch的结 04/05 22:26
8F：→ pwenlin: 果可信吗？已经无法用手算验证 感谢 04/05 22:26
9F：推 a12349221: 28nm要考量的东西多太多，先找书看建立基础，比较重要 04/05 22:44
10F：→ a12349221: 的是漏电，变异，布局绕线的寄生效应与电源管理 04/05 22:44
11F：推 a12349221: 然後跑模拟一定要跑局部最差点的蒙地卡罗， 04/05 22:46
12F：→ a12349221: 另外时间管理要做好，不然很容易做不完 04/05 22:46
13F：推 mmonkeyboyy: 这里有人做的 （不是我） 不然问教主 XD 04/05 22:49
14F：→ mmonkeyboyy: 真的先看书先 XD 差蛮多的 我只是一边打酱油的都知 04/05 22:49
15F：→ mmonkeyboyy: 道呢~ 04/05 22:49
16F：推 NTUOnline: 请参考 贵公司/贵校由制程单位提供的Design Rules XDD 04/06 16:50
17F：推 NTUOnline: 不然问问你们那边的资深人员或学长姐 04/06 16:52
18F：推 goldcow513: $$$$$ 04/06 22:40
19F：→ smartbit: 基本上mismatch model 还是在vth and beta terms in su 04/07 15:10
20F：→ smartbit: b region 04/07 15:10
21F：→ smartbit: 你还是要知道在电路上运作方法，再去思考这两项的影响 04/07 15:11
22F：→ smartbit: 举例来说，in diff. pair input of opamp , 他的重点会 04/07 15:12
23F：→ smartbit: 在於vth 04/07 15:12
24F：→ smartbit: 所以mismatch model 是可相信的 04/07 15:13
25F：→ smartbit: 另外提醒你在28nm , design 的时候就要思考layout 方法 04/07 15:13
26F：→ smartbit: 而且drc runset 会不只一个 04/07 15:14
27F：推 greengoblin: 注意不能出错不然光罩很贵 04/07 21:25
28F：推 wxyz666: 可以问一下局部最差点是什麽意思吗？感谢 04/08 13:19
29F：推 KennethC: MOSFET 不允许转 90 度 04/09 17:39
30F：推 a12349221: htt ps: // ppt .cc / fYDabx 04/09 18:22
31F：→ a12349221: 这里有详细描述全局跟局部蒙地卡罗介绍 04/09 18:23
32F：推 smart1901: layout很酷 04/12 03:11
33F：推 blooddance: Variations...Layout 04/12 12:11
34F：推 wxyz666: 感谢 a大 ， 45n 的文件就是这样，没解说看不大懂 04/12 18:04