※ 引述《Skytrax (Skytrax)》之铭言： : 各位版上的先进好： : 最近刚接触设计fractional N PLL, 对於里面的ddsm设计流程有所疑问。 : 想请问版上的先进， ddsm在有了设计规格後，设计流程该怎麽执行？是一般的数位电路 : 设计流程吗？就是用verilog然後synthesis gate level然後模拟这样吗？想说不可能直 : 接用transistor level custom design...由於不是很清楚整个可靠的flow,希望各位不吝 : 赐教... : 感激不尽... 有点久没碰这一块了，大概讲讲我的理解 我是觉得你的DDSM要跟整个PLL先用matlab跑过system performance verification 建立一些function block的规格 比如说你的DDSM要用几阶? 要用几个位元表达你的小数? 如果这两个数字都小就可以满足整体PLL的SPEC 或许可以用full-custom的方式去完成DDSM，但我建议用fast spice验证会比较快 如果数位电路的规模不小，那就乖乖走数位IC的设计流程吧 其代价就是你要懂整个cell-based IC的design flow 在verilog simulator这边你就可以把matlab给DDSM的输入 转成verilog可以吃的test bench，去测测你的DDSM是否正常运作 然後在behavior阶段(还没synthesis之前)，就把你写好的DDSM跟其他类比电路 一起跑个co-sim，确认没问题数位这边在继续往下走 ---------------- 我个人是觉得，不管阶数或者小数位元多少，DDSM这边用cell-based design flow 会好很多。其他不说，帮你check timing的问题还有处理clock tree，稍微有点规模以及 速度的数位电路你用手刻其实蛮痛苦的。除非数位电路要走超高速的设计会用到 特殊cell，例如dynamic logic或者CML这类的电路。又或者极度省电/高速的flip-flop 不然乖乖走cell-based flow可以省掉很多timing验证上的麻烦.... --------------- 如果你对PLL已经有概念了 (决定架构,系统验证以及开SPEC之类的) 那你欠缺的可能就是Digital(cell-based) design flow以及co-sim的能力 这个除非是同实验室/公司有人能亲自教你 不然就是要靠自己去外面上课学了 --

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