作者gapuu (沟u)
看板Electronics
标题[问题] verilog array在always给值
时间Fri Nov 2 10:27:30 2018
各位先进好
我在写verilog想在always里给值遇到了问题
例如
reg [3:0] x [3:0];
reg [1:0] cnt;
integer i;
always@(posedge clk, negedge rst) begin
if (！rst)
cnt <= 0;
else
cnt <= cnt+1;
end
always@(posedge clk, negedge rst) begin
if (rst) begin
for (i=0;i<4;i=i+1)
x[i] <= 0;
end
else begin
x[cnt] <= 1;
for (i=0;i<cnt;i=i+1)
x[i] <= x[i];
for (i=cnt+1;i<4;i=i+1)
x[i] <= x[i];
end
end
但是虽然rtl可过
dc出现error：for回圈变数初始值不能为变数
请问这种根据cnt而选择哪个x
但是又必须给予其他x不变的资讯
要如何做到呢
谢谢~
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1F：推 hank821017: 把x[cnt]後面的for全删掉就行了 11/02 10:49
2F：→ gapuu: 请问这样不会产生latch吗 11/02 12:05
3F：推 hsucheng: for的意义是复制电路，回圈请改用fsm 11/02 12:21
4F：→ hsucheng: 别把verilog当c写 11/02 12:22
5F：→ hank821017: 印象中sequential这样没事 comb的才会出现latch 11/02 12:59
6F：→ gapuu: fsm还在熟悉中 比较习惯一个阶段完成後再给另一个阶段启动 11/02 13:15
7F：→ gapuu: 号 感谢两位的回答~ 11/02 13:16
8F：→ hsucheng: 一个阶段完成之後做下一个，不就是fsm？ 11/02 13:50
9F：→ hsucheng: 你的always 都是同时执行，这样写又何来另外启动？ 11/02 13:50
10F：→ hsucheng: verilog不能用你”习惯”的c语言写 这是硬体 11/02 13:53
11F：推 st955272: !rst 11/02 18:36
12F：推 htps0763: 你可以试试再for回圈里写if else，就会变成数个多工器， 11/03 11:14
13F：→ htps0763: for回圈只能用来复制电路所以执行次数不能是动态的 11/03 11:14
14F：→ htps0763: 不过你这是循序，所以没写就会变成维持，组合电路就不 11/03 11:16
15F：→ htps0763: 行了 11/03 11:16
16F：推 bakerly: 针对你对合成latch的疑问，verilig always block 里的讯 11/03 12:23
17F：→ bakerly: 号不写预设就是维持，所以如果写齐只是为了写出自已给自 11/03 12:24
18F：→ bakerly: 己，那和预设是一样的，不会影响到会不会合出latch. 11/03 12:24
19F：推 rbufghj9713: 负缘出发reset好像一定要if(!rst)，原因我不太清楚 11/03 14:19
20F：推 bakerly: 因为负缘触发，当负缘发生後进这个always执行，此时rst一 11/03 14:55
21F：→ bakerly: 定为0，你写if(rst)永远不会成立等於没写，所以一定会写i 11/03 14:55
22F：→ bakerly: f(!rst)。话说原po这里写错了，会没有reset值。 11/03 14:55
23F：→ gapuu: 啊真的 谢谢提醒 11/03 17:41
※ 编辑: gapuu (223.140.80.59), 11/03/2018 17:42:15
24F：→ gapuu: 修正：rst -> !rst 11/03 17:43
25F：推 mmonkeyboyy: for loop不能用来动态增加元件 11/03 22:51
26F：→ mmonkeyboyy: 最多只能用来叫出已有元件 11/03 22:51
27F：→ mmonkeyboyy: 你每一行code 如果是可以被synthesize 都是有对应元 11/03 22:53
28F：→ mmonkeyboyy: 件 所以一般我都建议没事不要用for 11/03 22:54
29F：推 mmonkeyboyy: incomplete assignment 在combinational才有latch 11/03 23:02
30F：→ mmonkeyboyy: 遇到可以用开头default避掉(但也不建议) 11/03 23:03
31F：→ mmonkeyboyy: 一般都宁愿多写点废code少出错 11/03 23:03
32F：→ mmonkeyboyy: 在sequential里 因为你本来就reg在维持了 所以可以 11/03 23:04
33F：→ mmonkeyboyy: 不用管 另一个小技是在sequential logic里 11/03 23:05
34F：→ mmonkeyboyy: 一般 通常情况下 你只要写你想变化的就好 11/03 23:05
35F：→ mmonkeyboyy: 虽然大家现在都用SV啦 但有些语法其实不太适合硬体 11/03 23:07
36F：→ mmonkeyboyy: 还是要有些区别 那些比较专属verification用 11/03 23:07
37F：→ gapuu: 学长说sv大部份都是验证在用.. 所以其实变主流了吗 11/03 23:26
38F：推 mmonkeyboyy: 是subset superset的问题了 11/03 23:34
39F：→ hsucheng: 套有一位版友说的，用for不是高手就是新手 11/04 00:11
40F：推 mmonkeyboyy: 也没这麽难懂 概念是需要把多行并一行的在用for 11/04 08:14
41F：推 star99: 你！reset 那里少了一个end 那样会有些合成问题 11/19 02:04