作者tentimes (十遍)
看板Electronics
标题[问题] zero delay simulation跟notimingcheck
时间Sun Jul 8 21:57:10 2018
各位大大好，
在使用ncverilog做模拟的时候可以下几个指令
notimingcheck : Don't execute timing check
delay_mode zero : zero delay
想请问在使用上这两个会有什麽差别吗？
谢谢
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1F：推 bakerly: 这两个是不一样的东西，以dff为例，zero delay是让dly归0 07/09 09:48
2F：→ bakerly: ，clk edge一来d就传到q，中间没dly。 no timing check 07/09 09:48
3F：→ bakerly: 是不作timing check。d和clk的关系不符合setup/hold tomi 07/09 09:48
4F：→ bakerly: ng时也不会让q输出unknow。前者一时不知道有什麽例子，後 07/09 09:48
5F：→ bakerly: 者常用在确认function不管timing时先关掉timing chec看fu 07/09 09:48
6F：→ bakerly: nction对不对。 07/09 09:48
7F：推 mmonkeyboyy: Zero delay 用在把#5 这种语法忽略 design 时用 可以 07/09 18:15
8F：→ mmonkeyboyy: 看功能 07/09 18:15
9F：推 mmonkeyboyy: No timing check 用在如 gate level 你不想跑dynamic 07/09 18:17
10F：→ mmonkeyboyy: timing （浪费时间）用 07/09 18:17
11F：→ tentimes: 好的 谢谢两位的解说 07/10 01:06