作者hirofumisyo (Ami)
看板Electronics
标题[问题] FPGA timeQuest 与 .sdc 档
时间Wed Jun 6 10:36:40 2018
各位版友好，
小弟最近因工作需要开始接触了FPGA，
写完的code在跑rtl simulation时没问题，
可是在跑gate level simulation时就会出现问题，
然後每次在compile完後发现在TimeQuest那总是红字，
上网找了一下是要用.sdc file来做限制，
因此想请问版友能推荐好用的网站或是书籍相关於这类问题的解决方法，
感谢
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※ 发信站: 批踢踢实业坊(ptt.cc), 来自: 1.164.47.99
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1F：推 mmonkeyboyy: 那家? tool? 06/06 11:56
我是用altera的timeQuest analyzer
2F：→ mmonkeyboyy: x 家应该是xdc 别家如果是 接过去跑後端 那你是用S 06/06 11:56
3F：→ mmonkeyboyy: 那要看的是S的文件 就设定一些基本timing 06/06 11:57
4F：→ mmonkeyboyy: 没有就是会用内设值 一般都很鬼的XD 06/06 11:57
※ 编辑: hirofumisyo (1.164.47.99), 06/06/2018 14:34:25
5F：推 mmonkeyboyy: q_q 好久没用这东西了 基本上就是跟synopsys 用法一 06/07 05:30
6F：→ mmonkeyboyy: 样的 就是要设一堆timing 要求 像hold setup 06/07 05:31
7F：→ mmonkeyboyy: false path 06/07 05:31