作者lin089170 (无奈)
看板Electronics
标题[问题] HSPICE模拟CLK jitter
时间Fri Jun 23 00:09:02 2017
各位大大晚安
小弟今天在模拟一个 clock buffer的jitter
方法是用长时间的transient noise，最後用Waveview的eye diagram叠起来
但是我突然发现我打的sinusoidal ideal voltage source本身就有jitter了
各位大大晚安
小弟今天在模拟一个clock buffer的jitter
方法是用长时间的transient noise，最後用Waveview的eye diagram叠起来
因为考虑到低频的noise所以才要跑很长。
但是突然发现我打的sinusoidal ideal voltage source本身就有jitter
试过把全部电路都拿掉，关掉trannoise，只测voltage source那行code，
在Waveview还是有jitter存在
spice code如下：
「
.option post accurate=1 runlvl=6
VDD VDD VSS 1.2
VSS VSS gnd 0
Vip Vip VSS SIN 0.6 0.125 400e6 0 0 0
Vin Vin VSS SIN 0.6 0.125 400e6 0 0 180
.tran 10f '10u'
」
这是我做出来的eye diagram跟histogram
http://imgur.com/VMbctbA
http://imgur.com/QwYLgFi
是我的模拟方式有问题吗？有请高手指教，谢谢！
--
※ 发信站: 批踢踢实业坊(ptt.cc), 来自: 36.234.14.54
※ 文章网址: https://webptt.com/cn.aspx?n=bbs/Electronics/M.1498147744.A.C47.html
1F：推 tony9211: 如果不跑trannoise 那sin波还会有jitter吗？ 06/23 08:24
2F：→ lin089170: 回1楼：有的，这才是我纳闷的点QQ 06/23 09:03
※ 编辑: lin089170 (36.234.14.54), 06/23/2017 09:54:02
3F：推 wxes60711: 看起来比较像resolution问题 06/23 13:46
4F：→ Baneling: waveview的calculator不太准，直接print出来用matlab算 06/23 18:37
5F：→ Baneling: 吧 06/23 18:37
6F：推 zadarler: 下delmax看看 06/30 23:52
7F：→ lin089170: 应该是波型resolution的问题，今天下delmax option有 07/04 23:47
8F：→ lin089170: 比较合理了，感谢W大B大还有Z大！ 07/04 23:48