作者asikpnr (奶油手阿希克)
看板Electronics
标题[问题] Pipeline 的问题
时间Mon Feb 20 21:34:18 2017
各位前辈好
小弟有个电路timing不好
http://imgur.com/Jm5vZHa
主要是comb. 的电路path较长
想切pipeline来改善timing (红虚线)
但我只知道单向的怎麽切
像图片中有红实线的路径
我想不出办法可以解掉
不晓得该朝哪个方向去思考呢? 感谢各位了
说明:
最左边的DFF 每个cycle都有可能变换值
我想根据整条path算完的结果
决定下一个输入来源
所以才会有红实线的路径
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1F：→ wait: 1.先不改电路,rpt_wst_path跟PT rpt_bottleneck cell加大!?02/20 22:18
要硬合也是合的出来 只是电路颇肥大 如果目前架构不适合切 可能就要重改架构了
※ 编辑: asikpnr (101.14.160.180), 02/21/2017 09:38:16
2F：→ wait: 不是重合，只是ECO修timig，换wst_path中cell drive 能力 02/21 12:20
3F：→ wait: 不行才切pipeline，因为会delay 2 cycle才是想要得值... 02/21 12:22
4F：→ wait: 搞不好违反spec.了 02/21 12:22
5F：推 deathcustom: 有回授的东西不是这样随便切的吧？架构会整个跑掉 02/21 17:38
6F：推 furio: Branch predict+comb切pipeline 再把回授拉到comb(s)後面 02/21 18:04
7F：→ furio: 不过工程跟闸数比较麻烦 02/21 18:05
8F：推 deathcustom: predict这件是就是最大的问题XDDD 02/21 18:26
9F：→ furio: 原PO也没说回授复杂度,就不负责的出主意：) 02/21 18:45
10F：推 deathcustom: 他想这样应该是想要省面积，那有一种不用predict的 02/21 18:54
11F：→ deathcustom: 架构，就是把组合电路的部分拆成f1(IN)->f2(IN) 02/21 18:54
12F：→ deathcustom: 然後f1的部分作平行运算，f2的部分才用选的 02/21 18:55