作者corydoras09 (一剑籙魂)
看板Electronics
标题[问题] hspice jkff bcd counter
时间Fri Jan 20 15:58:47 2017
用spice写出jkflipflop
再依据以下电路
做出bcd counter
http://i.imgur.com/wPog8j0.jpg
jk ff电路
因为不用preset所以拔掉
http://i.imgur.com/z2fStpV.jpg
但是却出现奇怪的波形
http://i.imgur.com/8fBxCSa.jpg
jkff子电路
.subckt jkff j k ck q clr
Mp11 n1 qb vdd vdd P_18 W=0.36u L=0.18u
Mp12 n1 j vdd vdd P_18 W=0.36u L=0.18u
Mp13 n1 ck vdd vdd P_18 W=0.36u L=0.18u
Mn11 n1 qb d11 0 N_18 W=0.54u L=0.18u
Mn12 d11 j d12 0 N_18 W=0.54u L=0.18u
Mn13 d12 ck 0 0 N_18 W=0.54u L=0.18u
Mp21 n2 ck vdd vdd P_18 W=0.36u L=0.18u
Mp22 n2 k vdd vdd P_18 W=0.36u L=0.18u
Mp23 n2 q vdd vdd P_18 W=0.36u L=0.18u
Mn21 n2 ck d21 0 N_18 W=0.54u L=0.18u
Mn22 d21 k d22 0 N_18 W=0.54u L=0.18u
Mn23 d22 q 0 0 N_18 W=0.54u L=0.18u
Mp31 q n1 vdd vdd P_18 W=0.36u L=0.18u
Mp32 q qb vdd vdd P_18 W=0.36u L=0.18u
Mn31 q n1 d31 0 N_18 W=0.54u L=0.18u
Mn32 d31 qb 0 0 N_18 W=0.54u L=0.18u
Mp41 qb q vdd vdd P_18 W=0.36u L=0.18u
Mp42 qb n2 vdd vdd P_18 W=0.36u L=0.18u
Mp43 qb clr vdd vdd P_18 W=0.36u L=0.18u
Mn41 qb q d41 0 N_18 W=0.54u L=0.18u
Mn42 d41 n2 d42 0 N_18 W=0.54u L=0.18u
Mn43 d42 clr 0 0 N_18 W=0.54u L=0.18u
.ends
.subckt nand a b op
Mp31 op a vdd vdd P_18 W=0.36u L=0.18u
Mp32 op b vdd vdd P_18 W=0.36u L=0.18u
Mn31 op a d31 0 N_18 W=0.36u L=0.18u
Mn32 d31 b 0 0 N_18 W=0.36u L=0.18u
.ends
*************************************
conter0120
.prot
.lib 'cic018.l' tt
.unprot
.option post=2
.global vdd
.include 'sub_jkff.sp'
vdd vdd 0 dc 1.8
vclk clk 0 PULSE ( 0 1.8 5ns 1ps 1ps 10ns 20ns )
*vj j 0 PULSE ( 1.8 0 5ns 1ps 1ps 15ns 30ns )
*vk k 0 PULSE ( 1.8 0 5ns 1ps 1ps 30ns 60ns )
* j k clk q clr
xjk1 vdd vdd clk q1 clr jkff
xjk2 vdd vdd q1 q2 clr jkff
xjk3 vdd vdd q2 q3 clr jkff
xjk4 vdd vdd q3 q4 clr jkff
xnand q2 q4 clr nand
.tran 10n 500n
.end
*************************************
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1F：→ relax321: 你有没有先跑跑看你的子电路，确定可以WORK? 01/20 18:14
2F：→ r901042004: 试试看trans的精度(10ns)大一点 01/20 18:19
3F：→ r901042004: >=CLK的period(20ns) 01/20 18:19
试过很多参数都不行
後来是用另一个架构的JK FLIPFLOP输出才OK
※ 编辑: corydoras09 (140.129.50.180), 01/20/2017 18:45:18
4F：→ hsucheng: 有人clr这样给的ㄇ... 01/20 18:53
5F：推 hsucheng: 喔喔看错，这很像不同clock domain的问题 01/20 20:16
6F：→ hsucheng: 涟波计数器的缺点吧 01/20 20:16
7F：推 gn7623233: 我也跟你有一样的问题过.也是换了jk的架构才ok 01/20 20:57
8F：推 chi731022: racing? 01/22 00:39