作者bradjean2014 (bradwu)
看板Electronics
标题[问题] 请教verilog pulse产生个数问题
时间Wed Jan 11 14:59:51 2017
找不到专门的版所以发在这里询问高手
以下是我的code:
module rising_pwm_10bit(clk,rst_n,iduty,opwm);
input clk,rst_n;
input [9:0]iduty;
output reg opwm;
reg [9:0]count;
reg [9:0]duty;
always@(negedge rst_n or posedge clk)
begin
if (!rst_n)
count = 0;
else
begin
count = count + 1;
if (count == 0)
duty = iduty;
end
end
always@(posedge clk)
begin
if(duty==0)
opwm = 0;
else if(duty >= count)
opwm = 1 ;
else
opwm = 0;
end
endmodule
想请问一下如果想要只产生指定个数个pulse(例如:100个)要如何做呢
新手多多包含谢谢~
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1F:推 hsucheng: 再另外用reg,正缘用opwm 01/11 15:40
2F:→ bradjean2014: 谢谢你 我用出来了感恩 01/11 18:04