各位大大好: 不知道这边有没有大大比较熟悉Ethernet 10/100/1000 的physical layer compliance t est? 小弟目前负责一个ARM架构的产品 其中SOC透过PHY晶片（板上）达成Ethernet 介面 客户最近想要知道之後这个产品怎麽测试physical layer 经过一番研究 发现不同PHY chip 甚或10/100/1000的测试方法都有所不同 1. 目前所知现在所有的phy应该都有implement 1G 的test pattern,只要透过MDIO介面去 写PHY chip特定的register,就可以让PHY chip发出IEEE 规定的test pattern,所以在1G 的测试是没什麽问题的 2. 比较有问题的是10/100，有些PHY chip有支援如1G的测试方式，只要下register, 就 可以叫PHY chip发test pattern. 但是我们目前使用的PHY chip 没有这样的功能，所以可能要使用其他方法. 目前看到的是Tektronix的一个app note,有 谈到有关100base-tx的测试方法，利用他们的治具、另外加上一个hub, 可以使dut发出sc rambled random idle sequence. 不知道这个发出的sequence是否就足够完成所有的100Mb测项？ 3. 另外10Mb就更麻烦，好像需要SOC的MAC自己发test pattern,这部份还不太清楚. 不知道有没有做过这类测试的朋友 可以给小弟一些建议 看怎麽样完成10/100的测试 （客户用的应该是textronix 的TDSET3 tool) 感谢各位！ ^_^ --

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