作者syuan08 (syuan)
看板Electronics
标题[问题] pipeline bubble 如何清除
时间Sat Oct 15 17:12:09 2016
小弟有个问题
想请问各为大大~
最近在学verilog有些pipeline的问题
假如我有5级的pipeline的电路
那我资料再传递的时候，如果发生有bubble的现象，请问该怎麽排除此状况?
基本I/O port
input [9:0] d_in;
input clk,rst;
input bubb;//为1做为bubble的清除信号
output [9:0] d_out;
output rst_out;
output bubb_out;
always@ (posedge clk or negedge rst)begin
if (!rst)
.
.
.
else
if (bubb == 1)
?
?
?
else
?
?
?
end
--
※ 发信站: 批踢踢实业坊(ptt.cc), 来自: 123.195.6.136
※ 文章网址: https://webptt.com/cn.aspx?n=bbs/Electronics/M.1476522731.A.9D4.html
※ 编辑: syuan08 (123.195.6.136), 10/15/2016 17:13:17
1F：→ amistad: 还以为我记错，硬体设计没有 bubble，只有 glitch 跟 10/15 18:28
2F：→ amistad: hazard。bubble 是比较偏computer architecture 的东西 10/15 18:30
3F：→ amistad: 如果是要用 CA 的角度来解，google bubble有找到一个网址 10/15 18:31
4F：→ amistad: 提供给你参考 10/15 18:31
就是hazard的概念，资料是有找不过就是有点不了解!
不知道该怎麽写!!
※ 编辑: syuan08 (123.195.6.136), 10/15/2016 19:16:56
6F：→ amistad: 就我所知，ㄧ般rtl 不会去解 hazard 的问题，视同 10/15 21:04
7F：→ amistad: timing violation。除非你是要模拟mix mode 电路。 10/15 21:05
8F：→ amistad: 那就要看电路模型，不过也不是rtl 可以解的。 10/15 21:05
9F：→ amistad: 就rtl 的观点，不容许timing violation，不然就是CPU 10/15 21:06
10F：→ amistad: 侦测到 bubble ，再下rst 讯号，重新排程。不过问题也可 10/15 21:07
11F：→ amistad: 能重复发生 >> 因为是类比特性造成的。 10/15 21:08
12F：推 mmonkeyboyy: 你这个问题有点深 这关系到很多层 但主要是设计 10/17 06:35
13F：→ mmonkeyboyy: 就是资有冲突时怎办 存起来放一边 系统停住 10/17 06:36
14F：→ mmonkeyboyy: 这个你想了解 GEM5是你的好朋友 10/17 06:36
15F：→ mmonkeyboyy: 就是不要解 你的问题是为什麽你要解才是?理由是 10/17 06:37
16F：→ mmonkeyboyy: 不要一下就跳下去解 先想想要解的理由 10/17 06:37