作者syuan08 (syuan)
看板Electronics
标题[问题] wire_load_90nm
时间Sat Mar 26 15:49:39 2016
想请教各位高手，合成时使用的.lib是90nm_lvt
然後我产出area的结果不想要有wire load的出现
所以我在TCL档中下了set auto_wire_load_selection false的指令
可是合出的结果工具依旧给我选择wire_load(ForQA)这项
自动选择这功能怎麽关都关不掉。
想请各位大大帮解!!
还是有啥指令可以限制!?
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