作者saes2005 (saes2005)
看板Electronics
标题[问题] EDA CLOUD NAND闸 LVS问题
时间Wed Dec 30 21:30:49 2015
如题
我在EDA CLOUD上画一个NAND GATE
布局长这样子
http://i.imgur.com/6lVQArG.jpg
DRC有过了
但在LVS不论有加或没有加 -hier 这个参数
LVS都看不到笑脸
後来看到report
发现底下的NMOS变成了SMN2这个元件
这是我在rule内有加上或更改置底文内的条件
就麻烦各位大大指点一下了
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OVERALL COMPARISON RESULTS
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2F：推 Baneling: 建schematic(netlist)或layout呼叫的元件没对好吧? 12/31 11:27
3F：→ saes2005: 建schematic用到3只脚的MOS 後来比较其它LAB寒训讲义後 12/31 13:04
4F：→ saes2005: 才发现要用4只脚的MOS 12/31 13:04
5F：推 shutupplease: 用三只脚的话，那body会跑到哪里呀 01/01 00:54
6F：→ saes2005: 会跑到source端 01/01 02:10