作者koyin (阿光)
看板Electronics
标题[问题] Verilog实作MIPS RISC CPU问题
时间Tue Oct 27 19:37:29 2015
代PO
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各位前辈好，
小弟於课程需要实作增加MIPS RISC CPU指令 JAL,JR上 5-Stage CPU,
(原本课程CPU指令集已有: ADD、SUB、AND、OR、SLT、LW、SW、BEQ、J)
然後再用相关指令载入CPU後跑出2个数的GCD，
但实做後有时候发生BEQ跳到不对的地方，
想请问发生了甚麽问题??
以下是相关的档案
https://gist.github.com/anonymous/29c08455ed61c938a56a
GCD MIPS code是组语以及换成2进位的指令码
testbench, CPU, INSTRUCTION_FETCH, INSTRUCTION_DECODE,
EXECUTION, MEMORY 是实作的档案
以上感谢各位前辈
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1F：→ michael6172: 可以去问课程助教@@ 10/27 21:29
2F：推 wait: 有dumpfile vcd档+dumpvars，开waveform拉讯号看看?? 10/27 23:48