作者yuxike (非人哉)
看板Electronics
标题[问题] 关於synthesis 以及 TCS问题
时间Tue Oct 20 01:36:36 2015
各位先辈好!
小弟对於synthesis只是一知半解
有一些疑惑想请教，如果观念或是哪里有错误请大力鞭下去
我在syhthesis script 中
将clock 讯号设置属性 set_dont_touch_network
所以clock的路径上不会被做任何优化或取代cell
而这clock讯号是经过一个IO PAD 从外部进来到core circuit
所以这个IO PAD的输出端(CLK) fanout 数量很多
当我完成synthesis且timing report slack 足够
接着产生出sdf档案，并annotate到模拟中
却发现该IO PAD的path delay非常的大 (2xx ns)
其他相同类型的IO PAD 正常值为1.xx ns
我在想CLK IO PAD的delay会大是因为fanout太多推不动
我想要修正这问题是需要CTS
不过据我所知 CTS是在APR才产生?
这样我synthesis完成後跑模拟是否为非必要也没意义?
先谢谢大家了
PS: 目前我的解决方法是将SDF中 CLK IO PAD的 delay改成0 (理想)
模拟则可以PASS
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※ 编辑: yuxike (36.227.107.168), 10/20/2015 02:07:50
1F：→ hsnuyi: 你如果加了IO Pad 那就没差 CTS是在APR产生没错10/20 06:40
2F：→ hsnuyi: 基本上 这时会对clock tree下set_ideal_network10/20 06:42
3F：→ hsnuyi: 你的想法是对的10/20 06:43
4F：→ hsnuyi: 至於跑模拟有没有意义 真要说的话 DRC LVS解决後抽RC跑才10/20 06:52
5F：→ hsnuyi: 真的有"意义"10/20 06:52
感谢前辈解惑!!
因CLK IO PAD输出pin 有另一只enable脚位控制
导致ideal属性没有延伸下去
後来直接将CLK输出pin也下ideal即可忽略fanout问题了
※ 编辑: yuxike (42.75.187.137), 10/20/2015 09:29:16