作者ccoococo (...)
看板Electronics
标题[问题] 同clock period,同clock source,却不同步
时间Sun Sep 27 18:50:19 2015
小弟在看ㄧ些clock规划的文章
看到有人会让两个不同module设自己的clock
即使这clock是从同一PLL产生 且period一样(没除频之类)
两module间的沟通也被视为asynchronize
想请问这种做法的用意是什麽
谢谢
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1F：推 Baneling: clock tree的问题 09/27 19:45
请问意思是在长clock tree时, 两module各自balance内部clock
会比两个module一起长还更省吗?
※ 编辑: ccoococo (220.136.109.180), 09/27/2015 19:53:36
2F：推 Baneling: 是的 这是一种用法 把同步系统硬是刻成不同步 也有可能 09/27 21:44
3F：→ Baneling: 是单一module太大 两个module的APR是分开做 最後在整 09/27 21:45
不同步的话两module沟通变成还要特地处理
想问的就是这做法优点究竟有哪些QQ...
※ 编辑: ccoococo (220.136.109.180), 09/27/2015 21:50:49
4F：推 Baneling: 等你做到够大的design 长clock长到崩溃的时候才会了解.. 09/27 22:32
5F：→ walelile: design太大，无法保证clock tree会长成怎样 09/28 00:57
6F：→ walelile: 先弄成非同步，後面有问题比较容易修 09/28 00:57
7F：→ walelile: 如果你要赌他依定会同步，出事情就... 09/28 00:58
非常感谢各位~已经了解了~
谢谢
※ 编辑: ccoococo (220.136.109.180), 09/28/2015 01:08:23
8F：推 maydayjing: 谢谢 增长见闻 09/28 09:34
9F：推 dasala: 受益 09/30 09:45