作者windsfk (风)
看板Electronics
标题[问题] 使用Design Complier合成
时间Tue Jun 23 18:30:51 2015
前辈们好
我正在将一个电路管线化
这个电路是由很多加法 减法 乘法组成
原电路没有插入dff(我自己写的延迟module)
插入後的电路有加入延迟元件
在合成後time path的确是变少了
可是加了延迟元件再合成後area 还有power 居然变少了
好烦恼 不知道问题出在哪
有没有前辈有遇过
实验结果跑不出来 急需帮助 拜托各位前辈了
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※ 发信站: 批踢踢实业坊(ptt.cc), 来自: 140.115.73.204
※ 文章网址: https://webptt.com/cn.aspx?n=bbs/Electronics/M.1435055456.A.ECE.html
1F：推 Baneling: 用primetime px去跑power比较准吧 @@ 06/23 18:53
2F：→ windsfk: 那也是design complier的功能吗? 06/23 18:54
3F：→ windsfk: 可是我多加了延迟元件Area居然变小 百思不得其解 06/23 18:55
4F：→ windsfk: 或是我未加延迟元件前合成被乱加东西? 06/23 18:58
5F：推 Baneling: 你就直接report_area去看comb跟seq各自的面积不就好了? 06/23 19:04
6F：→ Baneling: 照理来说你加入dff做retiming, seq的面积(数量)应该是会 06/23 19:05
7F：→ Baneling: 增加, 但要是如果comb的面积有大幅度的变动 那area跟pow 06/23 19:05
8F：→ Baneling: er会有改善也是有可能的(但还是要看你架构怎麽写) 06/23 19:06
9F：→ Baneling: 另外面积不要看绕线的部分 因为很不准 -.- 06/23 19:06
10F：→ windsfk: 面积部分我只看cell area 但加了45个DFF 面积居然下降2W 06/23 19:20
照前辈说的分comb seq来看
加延迟前 122973 + 0 =122973 加延迟後 83891 + 23524 =107416
这样来看是因为加了延迟 把原本comb的部分并成seq 然後面积优化过才会产生这结果搂
这样我看面积差别 122973 跟 122973+23524 这样比较合理吗?
※ 编辑: windsfk (140.115.73.204), 06/23/2015 19:37:10
11F：推 Baneling: 为何是122973+23524? XD 06/23 21:30
12F：→ windsfk: 未加延迟的comb 加上 上延迟後的seq? 06/23 21:52
13F：→ windsfk: 这种情况面积还有功耗该怎麽比较呢 06/23 21:53
14F：推 Baneling: 应该是122973比107416吧~ 你原本一整块comb就必须要在 06/23 21:55
15F：→ Baneling: 1个clock之内运算完毕, 你切pipeline之後 假设切成N级完 06/23 21:56
16F：→ Baneling: 成运算 那你的comb的运算时间就有可能大幅增加 自然area 06/23 21:57
17F：→ Baneling: 就有可能会下降(不用这麽高速的运算单元) 你也可以用 06/23 21:57
18F：→ Baneling: report_design这个指令去确认你的设计使用到的DW librar 06/23 21:58
19F：→ Baneling: y中的运算单元 架构或者总量都可以比对 06/23 21:59
前辈请问有办法 调整模拟方法 让加延迟後 变成 122973 + XXX 吗?
我感觉前辈的意思是加了延迟元件 於是加法乘法那些comb元件可以使用较慢的(小面积)
有办法不改变这些comb元件 只多加延迟元件面积吗
※ 编辑: windsfk (140.115.73.204), 06/23/2015 22:21:59
20F：推 Baneling: 我没有这样试过 XD 为何有效能较好的电路不用 用比较不 06/23 22:29
21F：→ Baneling: 好的电路呢... 06/23 22:29
我的研究题目是再不同的critical path限制下插入不同数量的暂存元件(pipeline)
然後假如限制70单位时间 那有演算法作成68单位时间 然後尽量用少的暂存元件
我是假设插入暂存元件越多会导致面积成长(不好) 但现在居然插入暂存元件
面积还变小 有点完蛋了.......该怎麽办哪....
※ 编辑: windsfk (140.115.73.204), 06/23/2015 22:34:23
22F：推 Baneling: 我有点不太懂你的意思 不过听起来你的研究方向是EDA? 06/23 22:42
23F：→ windsfk: 是的...EDA.. 06/23 22:44
24F：→ windsfk: 简单来说就是 我限制time 尽量少用暂存器 想省area 06/23 22:44
25F：→ windsfk: 没想到用了暂存器的架构面积还比较小... 06/23 22:45
26F：推 Baneling: 我不太懂你的意思 你是比较 1.完全没使用暂存器的设计 06/23 22:49
27F：→ Baneling: 2. 有使用暂存器的pipeline架构? 06/23 22:50
28F：→ windsfk: 对 没用暂存 比上 有用暂存 其他部分完全相同 06/23 22:55
29F：→ windsfk: 有用暂存cell面积小... 06/23 22:56
30F：推 Baneling: ㄜ 应该说你的诉求是什麽 @@ 我有点不太懂 06/23 23:10
31F：→ windsfk: 诉求是希望减少AREA POWER (从减少暂存器作起) 06/23 23:13
32F：推 Baneling: 减少哪里的暂存器? 如果是纯comb电路 他是没有暂存器呀 06/23 23:18
原本设计是没暂存器 但随着critical path 的限制会需要进行管线化(插暂存器)
我的演算法会尽量以critical path 为限制 尽量切少层pipeline(插少一些暂存器)
藉以减少面积 功率成本
※ 编辑: windsfk (140.115.73.204), 06/23/2015 23:30:46
33F：推 Baneling: 那根据你的演算法所最佳化的设计需要比较对象是? 06/23 23:34
34F：→ windsfk: 未加入暂存前的电路<-- 和这个比 06/23 23:39
35F：推 Baneling: 那面积跟功耗都变好不是很好吗? XD 06/23 23:41
36F：→ Baneling: pipeline跟逻辑最佳化通常是一起进行的 而你的问题应该 06/23 23:42
37F：→ windsfk: 不可能阿QQ 我再C平台设计的 尽量用少暂存器完成管线化 06/23 23:42
38F：→ windsfk: 但合成後却加了暂存面积没变大 那我fully pipeline就好 06/23 23:42
39F：→ Baneling: 是希望只进行pipeline而不做逻辑最佳化 这有点怪异 @@ 06/23 23:42
40F：→ windsfk: 我verilog code的加法乘法都用assign写 我正再试着用 06/23 23:44
41F：→ windsfk: gate level的写法试试 这样加了暂存器它应该也不会改我 06/23 23:44
42F：→ windsfk: 架构 06/23 23:45
43F：推 Baneling: 我刚也有想到说你直接去改合成好的gate-level netlist 06/23 23:45
44F：→ Baneling: 不过这样很怪异... XD 建议先跟指导教授讨论一下 06/23 23:45
45F：→ windsfk: Q__Q 感谢您了 7月想口试阿 呜呜呜呜 06/23 23:47
46F：推 bxxl: 我觉得你看到的现象是正常的,原本的假设错了吧 06/24 08:33
47F：推 bxxl: 这也不代表fully pipeline最好,可是加上前几级pipe效果最好 06/24 08:37
48F：→ bxxl: 後来就边际效应递减,但是dff的area线性增加. 06/24 08:38
49F：→ bxxl: 所以最佳点会是中间的某一点 06/24 08:38
50F：→ windsfk: 谢bxxl大 合成40多次的确有这样的感觉 随着层数增加 06/24 13:33
51F：→ windsfk: 面积也变大 我有些钻牛角尖了 必须要解释这一现象才是 06/24 13:34
昨天真是有些绝望了 万幸有来PTT发问 版上高手多且热心
感谢你们
※ 编辑: windsfk (140.115.73.204), 06/24/2015 13:36:59
52F：推 mmonkeyboyy: 你是改hdl来实现吗? 如果是这样的话 n.... 06/25 01:35
53F：→ mmonkeyboyy: 很有可能是你写code问题或是一开始假设就错了 06/25 01:35
54F：→ mmonkeyboyy: 你可以google hdl compiler结果的一些讨论 06/25 01:36
55F：→ mmonkeyboyy: 会有告诉你为什麽有些时候你写code少gate多 06/25 01:36
56F：→ mmonkeyboyy: 写code多 gate少 pipeline竟然很神奇的没效 06/25 01:37
57F：推 weop388: 你的timing constraint可以提供一下吗 06/29 19:00