作者pat12345 (咖啡杯)
看板Electronics
标题[问题] verilog使用tranif1 delay 的问题
时间Sat May 30 11:45:12 2015
各位先进，未来的先进大家好，
小弟最近刚入手verilog，
有一个问题想要请教各位，
希望有好心人可以协助我，
下列是我的verilog file ，
我使用tranif1这个function，
s是输入，d是输出，
delay time 为20
模拟出来的为fig 1 ，
delay只出现在initial condition
我希望模拟出来的结果是fig 2 ，
要怎麽改写verilog file呢 ?
若将nmos取代tranif1可以达到fig 2的结果，
但後续的模拟会出现很多问题，
所以我希望是用tranif1得到fig 2 的结果，
请各位大大指点迷津~
fig1
https://www.dropbox.com/s/hj9zgxxbkam62td/123.jpg?dl=0
fig2
https://www.dropbox.com/s/rxl2yeeaur9k0db/456.jpg?dl=0
**********************verilog file ***********************
`timescale 1ps/1ps
module test;
wire d;
reg s, gn;
atgate #(20) x1 ( .d(d), .s(s), .gn(gn) );
initial begin
$fsdbDumpfile("test.fsdb");
$fsdbDumpvars;
s = 1'b0;
gn = 1'b1;
#2000 $finish;
end
always #200 s=~s;
endmodule
//Verilog HDL for "ftcalib_28hpm", "atgate_dnw_hv" "verilog"
`timescale 1ps/1ps
module atgate (d, s, gp, gn, avdd, avss );
output d;
input s, gp, gn;
inout avdd, avss;
parameter delay=0;
tranif1 #delay il (d, s, gn);
endmodule
********************** end ***********************
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1F：→ appendixisu: 根据IEEE std的叙述.tranif1加入delay代表的是 06/01 16:07
2F：→ appendixisu: turn-on turn-off delay 06/01 16:07
3F：→ appendixisu: tranif代表的是双向通的电晶体.DS之间本来就无delay 06/01 16:13
4F：→ appendixisu: 不知你的设计为何?但如果你硬要delay就在D上面加 06/01 16:16
5F：→ appendixisu: 然後再输出到你的output pin 06/01 16:16