5/31更新 目前经过几位版友的回覆之後，部分问题已经获得解决。现在依然遇到的最大问题是在 floorplan的阶段将sram及其他cell摆入之後，使用report timing去check wns等资讯时， 会出现0和N/A的结果，看起来像是没有吃到clk。在我去观察接线的时候，发现clk pad是 接到一个sram output buffer的output，不知道有没有版友知道为什麽会发生这样的情形 呢? ------------------------------------------------------------------------------ 各位版友好，小弟最近在做电路的合成及APR，主要电路就只是BIST接上SRAM 大致上的流程都清楚，但是之前做的电路中都没有包含SRAM的部分 所以这次是第一次做有memory在内的电路，我看到只需要将memory compiler产生出的 lib转成db并且在一开始连同制程db一起读入design compiler即可 目前我将top module(包含我的电路以及与sram module的接线)读进dc中 不知道为什麽我的电路I/O总共只有18个，但是在dc的block diagram中却跑出port 19 进入下一层的电路中查看後，发现是一个完全悬空的port(有前辈跟我说这是dc的bug) 请问有没有可能是哪个部分没写好产生的问题，或真的是dc的bug呢? 另外我的sram有3bit的EMA控制线，从0~7分别会有不同的access time(0是min 7是max) 但事实上EMA=0~3的access time值才是正常的，4~7的时候access time=999ns 所以导致我合成後的电路slack都会是-99X，目前是先使用set_case_analysis的指令 将EMA的讯号设为011去分析，不知道有没有其他办法可以让dc预设分析的case就是EMA=3 ------------------------------------------------------------------------------ APR的部分我是使用SOCE，拿上述合成後的电路来操作时，开始Import都没有太大的问题 但是在进行floorplan时，ratio和utilization的值设为1.6和0.8 apply之後会变成1.0和0.0X而已，怎麽更改都会停在这个范围左右 接着尝试直接用auto floorplan将sram的hard macro摆入时，tool似乎是认为我的电路里 并没有SRAM这个module，所以没有摆入任何的hard macro，请问这有可能是什麽问题呢? APR时使用的CHIP.v是将合成後的电路外面再包上一层接了pad 也就是说我在APR中电路的hierarchy是 CHIP--top--BIST | |-SRAM 不知道有可能是什麽因素导致tool认为我的电路并没有SRAM呢? P.S.因为是BIST接上SRAM电路，所以SRAM吃到的clock是有经过一个MUX选择 ------------------------------------------------------------------------------ 这阵子做过许多尝试，只将BIST部分拿去合成，之後再使用top将BIST和SRAM相接，最後 在包一层CHIP来接pad 这个做法在APR时可以将SRAM的macro摆入，但是将standardcell也摆入後去report timing 从结果显示看来是没有吃到clock，所有数值都是0和N/A，但是不摆放SRAM只摆cell的时候 可以report出那些参数的值，所以我才认为是SRAM的问题，导致後面一连串的错误 问题叙述有点繁复，但为了正确说明我的情况，还请大家见谅并请知道可能的问题点的前 辈不吝指教，先谢谢耐心看完的前辈们。 --

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