作者hkrist (豆)
看板Electronics
标题[问题] 合成後模拟问题 sram
时间Tue Apr 28 23:44:42 2015
小弟最近在做一个电路需要使用到memory
我是使用Artisan的memory compiler来产生出sram
之後我看合成後模拟是将memory compiler产生出的lib档转成db档
再将这些db档都写在.synopsys_dc.setup中的link_library和target_library
然後将top module(包含我的数位电路以及数位电路与sram的连接,但不包含sram.v)
拿去跑合成,之後应该就照原本的流程,将netlist.v和sdf档存出就可以跑gate-level才对
但是在跑gate-level模拟的时候会出现timing violation,主要是说违反sram的hold time
(我看到的教学是将db读入後再去合成,就可以顺利跑合成後的模拟)
请问是我有哪些步骤有疏忽了吗?或是应该还要再加入其他步骤呢?
先谢谢各位的回答!
P.S.design compiler如果没有吃dw_foundation.sldb会造成什麽影响吗?
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1F：→ hkrist: 有没有人可以回答一下我的问题呢? 04/29 17:48
2F：→ michael6172: 去看看波形搞不好真的有hold time violation,还有有C 04/29 19:45
3F：→ michael6172: IC hotline可以问 04/29 19:45
4F：推 hsujerry: 这真的只能问还在LAB的，离开後没碰一记忆下就消失啦~ 04/29 21:28