作者tjyee (gg)
看板Electronics
标题[问题] VCO稳定度与PLL稳定度关系
时间Tue Mar 3 21:12:59 2015
大家好,小弟设计PLL的VCO如下图,架构为一个OP,V+跟随Vctrl
由电阻产生一个电流mirror三倍给ring cells,
由於这是个类似two-stage的架构,於是我在输出有做补偿,
请为各位此架构里面的pole,zero是不是会影响整个PLL的model,
造成VCO的模型不再是KVCO/s?也就是说这个VCO架构如果pole位置弄不好,
是不是会影响PLL model导致不稳定呢?请问要把此状况模拟进去PLL线性model?
谢谢!
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1F：推 obov: LDO的BW要够大才行喔 03/04 14:21
2F：推 wxes60711: 最後一级没挂C也没回授 PSRR很差吧? 03/06 17:49
3F：推 pow: search "elad regulator" for your reference 03/07 10:32
4F：→ tjyee: 请问是lead regulator? 03/07 10:58
5F：→ tjyee: 请问我要如何看此系统的稳定度，他似乎是一个转导的op 03/07 10:59