作者nicegood888 (土城金城路金城武)
看板Electronics
标题[问题] FPGA DE2板子的介面 及 ADPLL
时间Tue Dec 23 00:34:17 2014
整个ADPLL大致分成Phase Detector , Digital Loop Filter ,
Digital Controlled Oscillator , Divider
目前是将後两个下线 前两个及一些演算法用FPGA来实现 大致如图所示
-----> FPGA (PD & DLF) ------
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----- CHIP (DCO & DIV) <-----
但介面部分不晓得该怎麽处理
个人认为FPGA给CHIP部分应该ESD有做好即可
但CHIP到FPGA部分是否就挂个FPGA输入的loading即可?
另外有人知道这loading是多少吗?
我用的是Altera DE2 70或115
东找西找都找不到 希望有人可帮忙解答 小弟愿奉上微薄的1000P表达我的感谢
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1F：推 Baneling: 要看最後产生的clock速度多快，要是太高速建议你直接把 12/23 00:57
2F：→ Baneling: 数位部分做在IC里面 12/23 00:57
3F：推 jds66: 要注意FPGA的pin抓输入讯号有频率限制,太快它抓不到的 12/23 10:04
4F：→ jds66: loading部分去查查Altera的板子技术文件,应该会有 12/23 10:06