作者syuan08 (syuan)
看板Electronics
标题[问题] Xilinx spartan-3 Verilog DCM 问题
时间Wed Nov 12 17:03:08 2014
我想要产生CLK0,90,180,270 4个不同的相位不知道是程式少打还是哪边出了问题!
不知道是参数设错了还是少设定!
在Implement Design编译时会显示clock_OBUF的问题
不好意思，因为查了资料也找不到，所以才来版上问问
谢谢。
程式码
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module dcm1(clk,rst,clk0,clk90,clk180,clk270,locked,clock);
input clk;
input rst;
output clk0;
output clk90;
output clk180;
output clk270;
output locked;
output clock;
wire clk0;
wire clk90;
wire clk180;
wire clk270;
wire locked;
reg [7:0] count=0;
reg clock=0;
dcmm instance_name (
.CLKIN_IN(clock),
.RST_IN(rst),
.CLKIN_IBUFG_OUT(),
.CLK0_OUT(clk0),
.CLK90_OUT(clk90),
.CLK180_OUT(clk180),
.CLK270_OUT(clk270),
.LOCKED_OUT(locked)
);
always @(posedge clk)
begin
count <=count+1;
if(count<=9)
clock<=0;
if(count>=10)
clock<=1;
if(count>=19)
count<=0;
end
endmodule
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