作者maxjet (苍飞燕)
看板Electronics
标题[问题] design compiler遇到的timing问题
时间Fri Sep 19 04:11:34 2014
我的design里面有用到Artison memory compiler产生出来的register file
但在合成完report timing时发现了问题
timing report如下
Point Incr Path
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clock clk (rise edge) 0.00 0.00
clock network delay (ideal) 0.10 0.10
Q_SignMem1/Ent[2].BlkSgnQ[1].SgnMem2/CLK (RF_SP_42_128)
0.00 0.10 r
Q_SignMem1/Ent[2].BlkSgnQ[1].SgnMem2/Q[109] (RF_SP_42_128)
999.00 999.10 r
Q_SignMem1/qSgnQ[2][2][237] (Q_SignMem) 0.00 999.10 r
U26919/Y (OAI222X4) 0.11 999.21 f
U56048/Y (AOI211X1) 0.10 999.31 r
genN[2].genZ[237].Recover1/sgnQ (Recover_182) 0.00 999.31 r
genN[2].genZ[237].Recover1/U1/Y (XOR2X1) 0.11 999.42 f
genN[2].genZ[237].Recover1/sgnR (Recover_182) 0.00 999.42 f
.
.
.
它的clk to Q的delay显示出来是999
所以可想而知最後算出来的slack也是一个负很大的数
但实际情况应该不是这样吧?
请问这边要下什麽指令来修正? 谢谢
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1F：→ michael6172: 请给你的合成constrain,要不然看不出来哪里有问题 09/19 11:55
2F：→ lovepy: 合成前Register file那个simulation用的code有没有拿掉? 09/19 13:35
3F：→ maxjet: 解决了 跟memory的EMA有关系 09/19 15:46
4F：→ maxjet: 另外还有 set case_analysis_with_logic_constants true 09/19 15:46
5F：→ maxjet: 这个指令要下 09/19 15:46