作者menglove (Meng)
看板Electronics
标题[问题] SOC Encounter Routing後模拟
时间Sat Jul 26 16:12:44 2014
各位前辈好,
最近在用 SOC Encounter做後段, clock 周期设 10ns,
做完 Routing後, 检查report timing的 setup time & hold time都是正的且 > 0.1 ns,
但是将netlist及sdf输出後用 NCVerilog 模拟却出现 setup time violation,
看了波型发现 D 确实比 CK 慢,
想请问各位前辈这个问题应该如何修正, 是要在优化时设高一点的 slack 或是有其他方法可以解决这个问题呢??
谢谢~~
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1F：推 nnkerker:熟悉的ip..我想是STA algorithm 与nc模拟有落差 很多解法 07/26 20:32
2F：→ nnkerker:.合超频点，换icc、vcs 等等 07/26 20:32
3F：推 arloha:rc factor 调整一下,让不同tool间的correction一致 07/27 13:05
4F：→ arloha:这样的方法晶片area.power都会比较小,但需要一些时间去做 07/27 13:07
5F：→ arloha:若时间不够的话且晶片area不在乎,就用超修timing方法最快 07/27 13:09
6F：→ arloha:另外,violation path不多也可以用path group的方式 07/27 13:10
7F：→ arloha:针对那几条path去修就好! 07/27 13:10
8F：→ menglove:知道了 感谢两位前辈的建议~~ 07/27 14:05