作者gn00446610 (Tsk)
看板Electronics
标题[问题] FPGA的Debug问题
时间Thu Jun 26 21:20:17 2014
小弟最近在做外部硬体的控制，从单纯的verilog的逻辑控制到functional simulation
这边小弟都ok..但是到了timing simulation之後(会有delay产生)，
functional 跟 timing simulation最大的差别就是理想跟非理想环境的差别..
以上小弟都很清楚。
可是当小弟写入了FPGA之後，整个硬体的状况小弟又更无法掌握..
想请教一下各位先进，各位都怎麽debug上到FPGA上面的讯号????
signalTap吗??
还有从单纯的verilog到硬体上的控制，小弟该考虑到那些东西呢??
(小弟都有先看过datasheet...)
--
※ 发信站: 批踢踢实业坊(ptt.cc), 来自: 140.124.181.206
※ 文章网址: http://webptt.com/cn.aspx?n=bbs/Electronics/M.1403788820.A.556.html
1F：推 beggerchou:Xilinx有ChipScope可以用 A牌不清楚 06/26 21:22
2F：→ gn00446610:感谢b大，但是小弟是用A牌的QQ....A牌好像是signalTap 06/26 21:26
3F：推 bxxl:自己要建立一些test mode跟test case 06/26 22:11
4F：推 dasala:拉到pin角上看，design的时候把些关键讯号拉出来 06/26 22:37
5F：→ gn00446610:bx大...你只的是testbench嘛?? 06/26 22:38
6F：→ gn00446610:das大...比如说??led嘛??还是..? 小弟不才>.< 06/26 22:41
7F：→ chester102:简单的状态讯号用LED显示，比较复杂的用SignalTap 06/27 02:02
8F：→ chester102:如果有示波器或逻辑分析仪就可以直接拉到pin脚量 06/27 02:04
9F：→ chester102:SignalTap蛮好用的，打开之後选讯号，重新compile 06/27 02:06
10F：→ chester102:download到FPGA之後在SignalTap点run就可以了 06/27 02:06
11F：推 Leadgen:在模拟时Timing放宽一点，逻辑对，实际上就不会差太多了。 06/27 13:02
12F：→ gn00446610:感谢chester大...小弟大概知道了。 06/27 16:55
13F：→ gn00446610:在此先感谢L大，小弟还有一问是关於simulation上的问题 06/27 16:56
14F：→ gn00446610:大家都是用modelsim去跑，还是会用quartus2上面的??? 06/27 16:58
15F：→ gn00446610:functional or timing simulation，比较需要关心哪一 06/27 16:59
16F：→ gn00446610:个? 06/27 17:00
17F：→ gn00446610:我在想，functional似乎比较关心逻辑上的对错 06/27 17:02
18F：→ gn00446610:但是到了timing就会加上delay的问题... 06/27 17:04
19F：→ gn00446610:这时小弟就纳闷了... 06/27 17:05
20F：→ palapalaqoo:using modelsim,functional对就差不多了.. 06/27 17:31