作者bbogod ()
看板Electronics
标题[问题] 关於ROM的Layout设计
时间Sun Jun 22 14:58:23 2014
之前有PO过文询问ROM目前手边有三种方式产生
1.写Verilog code描述ROM，再经由DC合成可得到一个面积(不含wire)
2.Artisan ROM Compoiler 可选择不同多工器产生不同大小的ROM
3.Full Custom ROM
问题一:
而方法1，若不先考虑加上wire面积，面积依旧很小。是因为在DC合成时
使用大量的多输入逻辑闸达到Multi-level来减少整体面积嘛?
问题二:
若单纯只是想比较方法2和3的部分，这阵子我观察到Artisan ROM Compiler在Address
介於64~1024之间(选择多工器=8)时，Address每增加一倍，面积却几乎没有甚麽变动
例如:9153 => 9808 (成长倍率才1.07，可以说几乎是没有甚麽改变)，而我自己设计的
Full Custom ROM 一旦Address增加(输出Bit不变)，面积可以说几乎变2倍
除了是Layout上画法上技术差异，还会有甚麽原因可以差这麽多??是有共用或是重叠
layout 的技巧嘛
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1F：推 bxxl:我猜是用化简逻辑的方式. 你可以给它随机的rom内容,看他size 06/22 18:45
2F：→ bxxl:会不会变大 06/22 18:45
3F：→ bbogod:我刚测试一个小的ROM，Table值稍微替换过并无改变 06/22 20:15