作者satan43 (真菌)
看板Electronics
标题[问题] Testbench 跑出Error loading design
时间Fri May 23 16:18:11 2014
使用Quartus II10.1跑Testbench模拟使用ModelSim6.6c，
参考这个网站
http://ccckmit.wikidot.com/aq:quartus
网站内有提到注意：如果有任何错误，则可能不会显示波形视窗，此时请根据错误讯息更正後再重新按
下 Processing/Start Compilation 即可。
Modelsim跑出下列Error，但不清楚问题出在哪里
# Loading instances from AndOr_v.sdo
# ** Fatal: SDF files require Altera primitive library
# Time: 0 ps Iteration: 0 Instance: /AndOrTest File:
C:/altera/10.1/AlteraMyDesign/FPGA Program/VHDL/AlteraAndOrTest/AndOrTest.v
# FATAL ERROR while loading design
# Error loading design
# Error: Error loading design
# Pausing macro execution
# MACRO ./AndOr_run_msim_gate_verilog.do PAUSED at line 12
想请问各位大大是否知道答案否，从Opencore的Opensoruce也是一样不能跑过
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