各位好，想请教一个layout的问题 目前想将耐高压元件整合於於0.18um制程中，因此想采用Drain-extended MOS的作法 参考一些研究的作法是将NMOS的drain端拉离gate一段距离，中间以Nwell连接 (PMOS则是drain与gate之间以Pwell连接) 我的画法如下 http://ppt.cc/leQj (我是直接叫一个MOS出来，把OD切开，并把drain端拉开之後加上Nwell) 在调整过nwell与其他部分间隔之後DRC已经可以通过 但是在跑LVS的时候，似乎一直无法辨识我的drain跟source 一直有missing connection的错误 想请问是不是画法哪边错误了？(是不是中间的well让他找不到drain？) """""""" 另外，这样的MOS在size的判读上会跟预期的不同 我是用W=1u、L=1u的size下去改 但跑LVS时他判断我layout的NMOS size为W=0.5u、L=0.46u PMOS则为W=0.5u、L=1.34u 不知道原因为何(layout上并没有任何两边缘是这些距离) 後来是直接将跑LVS的SPICE档改了size让他可以match """""""" 不知有没有人可以教教我> < 非常感谢各位!!! --

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