作者sensitivity9 (叹)
看板Electronics
标题[问题] timing library的power是负的?
时间Sun May 11 10:50:10 2014
因为需要产生自己cell的timing library
就点开手边有的timing library研究看看
timing library其实就是一个查表法
将input slew和output load作为X,Y轴
查出在这个条件下的power或delay(Z轴)
但我发现有些cell的power
在某些condition下是负的
delay是负的还可以理解(input还未到VDD/2时 output已经到了)
power就想不到有什麽原因可以是负的?
不知有人了解其中原因
或是timing library中power的计算方法吗@@?
谢谢!
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1F：推 obov:你power怎麽量的可以到变负的? 05/11 11:09
2F：→ obov:vdd/2这也只是一种作法而已 05/11 11:10
3F：→ obov:有时是input看20% output 80% 05/11 11:10
4F：→ obov:这时候delay要负的难度很大 05/11 11:11
5F：→ obov:还有我猜你是做high speed custom design 05/11 11:11
6F：→ obov:如果是的话自己做timing library只是浪费时间 05/11 11:11
7F：→ obov:有其他approach 05/11 11:12
8F：→ sensitivity9:我意思是看制程提供的.lib档 不是我自己量的 05/11 11:17
※ 编辑: sensitivity9 (220.137.66.161), 05/11/2014 11:17:26
9F：→ sensitivity9:呃不是耶@@ 我只是有自己lay的standard cell 05/11 11:18
10F：→ rxjtg:可以参考一下opensource liberty的资料 05/11 19:24