作者tata123428 (掠痕寒星)
看板Electronics
标题[问题] verilog 时序检查
时间Sat May 10 13:28:30 2014
大家好，最近我正在学习verilog 时序检查的部分
像是$period 这个task 可以拿来检查讯号的周期
课本提到说如果讯号周期小於limit 就会violation
而我的问题是所谓的violation在程式上面呈现出来
是甚麽情况呢?
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1F：推 Labazero:跑模拟的时候跳出 Violation 讯息 05/10 22:34
2F：→ tata123428:请问我是模拟出现error 这样对吗? 05/10 23:06
3F：→ tata123428:另外就是是不是可以用一个引数notify去纪录是否违反? 05/10 23:13
4F：推 tkhan:这些事情其实做做实验就知道结果了 05/11 16:14