作者Goodgybank (学不会)
看板Electronics
标题[问题] RTL code合成问题
时间Sat May 10 09:56:20 2014
最近要写个clock gating电路
遇到了一些问题
再跑RTL时有个reg有值
经过合成之後 跑03 gate simulation
却发现那个reg一直都是0
trace回去发现 给他的值reg 几乎都是 有zz00 有z这种高阻抗的东西
想请问这代表我写的tcl档是不是有问题?
写的tcl大概如下:
#Parameter
set _clock_gating_stytle -sequential_cell latch -minimum_bitwidth 4
#read RTL code
略
#Set Design Constraints
clock delay之类的
#Optimization
uniquify
set_fix_multiple_port_nets -all -buffer_constants
set_fix_hold [all_clocks]
propagate_constraints -gate_clock
compile_ultra -gate_clock
以上
比较奇怪的是我设要合成的clock gating minimum bit大小是4
他却连4bit以下也合成clock gating
似乎是条件打错 有error 所以他用default值3去合
以上问题 请教各位 谢谢
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1F：→ Goodgybank:在想是否为coding style问题 05/10 09:58
2F：→ Goodgybank:因为感觉z那些 tool是帮我合成wire? 05/10 09:59
3F：→ Goodgybank:那些reg我都是写成 sequential电路 05/10 09:59
4F：→ Goodgybank:那些reg之後有用来判断他们之间大小 小的再给output 05/10 10:00
5F：→ Goodgybank:reg 不知道是否要写成comb电路+seq电路会比较稳 05/10 10:01
6F：→ Goodgybank:因为以前都是直接写seq 都没有问题 05/10 10:02
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7F：→ Goodgybank:解决了 是set gating stytle 放错地方XD 05/11 13:48