作者blueblance (贺!!真的失恋了)
看板Electronics
标题[问题] Verilog 如何将bit反接?
时间Mon May 5 17:25:19 2014
请问各位
如果我想要将一组Reg里面的bit反接到另一个Reg里面
EX:
reg [7:0] exa
reg [7:0] exb
always @(posedge clk)
if ( a == 1'b1)
exa <= exb //这边想要反写
有试过在定义的时候将exa 改成reg[0:7] 却没有反过来写入
请问怎麽样写会比较好呢?
感谢~~
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1F：推 bbuc:exa <= {exb[0],exb[1],...,exb[7]}; 05/05 17:37
2F：→ blueblance:感谢bbuc大~可行 ^^ 05/05 17:40
3F：推 Labazero:这不知道有没有用 exa <= exb[0:7]; 05/05 18:12
4F：推 Leadgen:如果可以，合成出来都是一样的。都是绕线而已。 05/05 18:44
5F：推 chester102:for(i=0;i<8;i=i+1)exa[i]<=exb[7-i]; (可以参数化) 05/05 20:05