作者JFAVA (JFAVA)
看板Electronics
标题[问题] PLL VCO的Vtune电压问题
时间Sat Apr 26 20:02:01 2014
各位前辈好, 小弟现在跑PLL整个系统模拟
在锁定时有些问题想请教
下图为Vtune以及PFD之up & dn波形图
http://ppt.cc/Zj8v
KVCO值约为800M/V (0v-6.2GHz~1v-4.55GHz)
锁定频率设定在5G-Hz
参考频率为40M-Hz
charge pump 电流设定约在100uA
除频器为除128
自己的想法:
感觉像是Vtune快要到达锁定时, 由加入的电流又太大
Vtune电压冲过头, CP又要再降低电流再度注入
以致整个PLL电路处在很接近锁定又无法锁定的状况
问题:
想请教由此波型看来, 是不是跟我想法一样
还是有可能问题出在其他部分呢?
恳请前辈指导 , 非常感谢
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1F：推 dwm00383:Kvco多大? 04/26 23:35
2F：推 obov:phase margin? 04/28 07:58
3F：→ pilgrim:假设各block线性度没太离谱,从overshoot来看PM应不会太差 04/28 11:59
4F：→ pilgrim:我比较想知道这个系统模拟有多少block是behavioral model? 04/28 12:00
5F：→ pilgrim:如果有,model的电气特性设定和simulation accuracy为何? 04/28 12:20
※ 编辑: JFAVA (140.117.176.236), 04/28/2014 14:18:35
6F：→ JFAVA:Kvco以补上 PM要再测一下...EDA有点慢.. 04/28 14:50
7F：推 obov:你那个dn pulse好像对vtune没有影响 04/28 23:22
8F：→ obov:接错惹八 04/28 23:22
9F：→ JFAVA:!!....小弟再检查一下 感谢水桶哥点醒 04/29 00:36
10F：推 hisanick: Show 一下你 PFD 架构，up dn 不正常 08/16 01:20