作者rogerham (rogerham)
看板Electronics
标题[讨论] EDA cloud LVS差异讨论
时间Thu Mar 13 20:03:39 2014
最近CIC改成EDA cloud方式的下线流程，
我们的Design为Mixed-signal的SoC设计，
如今将原本在各校工作站皆DRC LVS验证过之data base，
import到EDA cloud使用，遇到非常多的问题，
尤其是LVS方面，想藉由此版与各位大大分享及讨论不同之处。
有监於error有点多，我们目前发现的问题大概有下列几点:
1.大小写需hierarchical对应。
2.Pin name与次级sub cell的node name要一模一样。
请问有经验的前辈能够分享一下规则变化，谢谢。
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 61.231.104.243
1F：→ Charlie5566:还没跑过流程, 以後台湾的ics研究所不知道会怎样 03/13 21:42
2F：→ rogerham:比较晚毕业而已，design时间变2倍= = 03/13 22:38
3F：推 deathcustom:现在的NTUGIEE ICS已经三年毕业惹，两倍就...GG惹 03/13 23:19
4F：→ rogerham:人人有博班念罗~ 03/13 23:26
5F：推 jamtu:没事别来做类比XDDDD 03/14 06:28
6F：推 longpencial:朝圣~大家加油! 03/14 11:14
7F：→ chen20:画完跑完posim都不知道什麽时候惹~~ 03/14 11:31
8F：推 gppo:大小写的部分可以改设定档 03/14 21:03
9F：推 mos888tw:搞那些EDA tool的时间不会比你design的时间少XD 03/14 21:31
10F：→ lusitani:应该是要防堵某些"PC端的作业"吧... 03/15 07:27
11F：推 JerroLi:EDA Cloud 要怎麽改设定档？ 03/15 16:37
12F：→ Baneling:真的超无言的.......... 03/15 23:49
13F：推 gppo:跑LVS时会吃一个.rule档 把里面的CASE YES改成CASE NO 03/16 19:45
14F：推 JerroLi:谢谢 gppo 03/17 16:49
15F：→ rogerham:nand/nor会认input 03/17 22:27
16F：推 gppo:本来是可以在rule档写 LVS RECOGNIZE GATES ALL 但他似乎已经 03/18 11:31
17F：→ gppo:也写死在後台了 写在rule档会被说是重复的指令 03/18 11:32
18F：推 peter21222:请问怎麽把制成资料复制到PDK资料夹....搞好久-.- 03/19 18:15
19F：推 gppo:现在制程资料不是都看不到了吗? 03/19 20:50
20F：→ peter21222:假如LVS在EDA跟以前server的error数不同，是rule有变 03/28 11:15
21F：推 JerroLi:LVS RECOGNIZE GATES 这个设定好像可以用了 @@a 03/28 22:02
22F：推 gppo:谢谢JerroLi~ 03/28 22:10
23F：推 JerroLi:不客气~ 感谢 CIC 工程师~ 03/28 22:11
24F：推 fordayever:dff 04/01 14:38
25F：→ rogerham:天阿~~~都硬改完了才给我这好消息Zzz 04/06 18:14
26F：推 lin089170: 有用有推 04/20 23:02
27F：嘘 huk40199: 真搞不懂台湾人要自卑到什麽时候 01/20 15:00
28F：→ huk40199: 要不要看一下0050去年跑赢sp500 01/20 15:00
29F：推 burnoutlove: 自强开的IC课有用吗?7小时上完电子学(一) ???!!! 01/25 07:16