作者sasako (模糊地让我看不清)
看板Electronics
标题Re: [问题] 请问一个Verilog语法问题
时间Tue Jun 14 01:30:51 2011
: : 若 0~20, 20~50, 50~100三个要选择的范围都一样
: : 这样
: : case(sel)
: : <20: xx
: : 20<, <50: oo
: : 50<=, <100: xxx
: : endcase
: : 请问可以这样写吗? 还是该怎麽写呢?
: : 感谢~
N是你输出值的bit width
assign output = {N{sel<20 & sel>0 }} & (xxx) |
{N{sel<50 & sel>20}} & (ooo) |
{N{sel<100 & sel>50}} & (yyy) ;
合出来好像也是多功器
当然用casex也是可以...
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◆ From: 118.169.79.154
1F：→ ViewMoon:这... 我上次印象是会 synthesis GT/LT 比较器 ? 06/14 07:29
2F：推 appendixisu:比较器+1 06/14 07:54
3F：→ sasako:是唷！可能我记错了吧.. 06/15 22:47
4F：→ sasako:google了一下 其实应该说是多功器的架构 只是select的部分 06/15 23:00