作者appendixisu (不知道我是谁)
看板Electronics
标题Re: [问题] verilog
时间Thu Jun 2 08:20:30 2011
用4bit去 小小的合成一下!!
http://0rz.tw/MvgMV
没想到跟我猜想的不一样!!
我以为sythesis会尽量去减少使用加法器
所以要减少使用的话可能还是要改写一下
module ABS(osc_clk,a,b,abs);
input osc_clk;
input [3:0]a,b;
output [3:0]abs;
reg [3:0]abs;
wire [3:0]aa = (b > a)?b:a;
wire [3:0]bb = (b > a)?a:b;
always@(posedge osc_clk) abs <= aa - bb;
endmodule
合成
http://0rz.tw/S4Urf
不过以上两种在FPGA的面积上 完全相同就是了!!
※ 引述《ccjin (半年之後你会变怎样)》之铭言：
: 因为手边没有合成的工具
: 请教大家 下面这式子
: 会有几个减法器
: always@(posedge osc_clk)
: begin
: if(b > a)
: abs <= b - a;
: else
: abs <= a - b;
: end
: 谢谢
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 111.251.173.43
※ 编辑: appendixisu 来自: 111.251.173.43 (06/02 08:34)
1F：推 Pash77:compile 版本有差啦! 至最少就是一个比较器一个减法器 06/03 01:26
2F：推 ccjin:谢谢 我之前也看过 他应该会把它简化才对 06/04 14:34