作者ccjin (半年之後你会变怎样)
看板Electronics
标题[问题] verilog
时间Thu May 12 00:49:58 2011
目前手边没有工具
case里面很多有规则的数字
我想用for loop取代
以下这种语法会有错 可合成吗
下面大概写一下概念
谢谢
input wire [(CH_WIDTH-1):0] rch [(CH_NUM-1):0]=0;
input wire [(CH_WIDTH-1):0] gch [(CH_NUM-1):0]=0;
input wire [(CH_WIDTH-1):0] bch [(CH_NUM-1):0]=0;
reg [(CH_WIDTH-1):0] rch1;
reg [(CH_WIDTH-1):0] gch1;
reg [(CH_WIDTH-1):0] bch1;
genvar i;
generate
always @(posedge clk)
begin
case(select)
for (i=0; i < CH_NUM; i=i+1)
begin:
i:
begin
rch1 <= #DLY rch[i];
gch1 <= #DLY gch[i];
bch1 <= #DLY bch[i];
end
end
endcase
end
endgenerate
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◆ From: 123.195.15.55
1F：推 zxvc:loop generate与procedural loop的for是两种不同概念的for。 05/12 08:14
2F：→ zxvc:它们所用的indexing variables宣告方式也不同。 05/12 08:15