作者colinshih (Colin Shih)
看板Electronics
标题Re: [问题] 用 single port 的 RAM 实现 FIFO
时间Sat Mar 5 00:12:54 2011
※ 引述《ccjin (半年之後你会变怎样)》之铭言：
: 先请问有相关的参考文件吗
: 我找了 google 但是都没有比较明确的资料
: 请教各位板友 为了实现标题
: 我的设计是想 当 write enable 跟 read enable
: 有冲突的时候 当然是先写入
: 但是 control unit 会顺便纪录少读了一笔
: read tag 会被累加 1
: 它会等待 writing is idle 的情况下
: 才开始读的动作 每读一笔 read tag 就会被减少
: 直到把 read tag 清为零
: 这样的设计理念 会有什麽缺失吗
: 譬如说 read 连续送出四个 request
: 结果我的设计 在送出第四个 request的时候
: FIFO 才回第二个 data valid
: 这样接收端会错乱吗
: 请指教 谢谢
solution 1, single port SRAM X 1
read action responsed with a rack
but R/W bandwidth restricted
solution 2, helf signle port SRAM X 2 + same width register
same behaivor as dual port SRAM X1
SRAM accessed alternatively, ie, Write to SRAM0, SRAM1, SRAM0, SRAM1, ...
if R/W conflict occurs, write input data to additonal register
since there is maximally a conflict at the same,
we just bypass the R/W conflict by an extra same width register.
清楚了吗? 需要证明吗?
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1F：推 Pash77:老板会问，可以做成一半的大小为啥要做成两倍? 03/08 02:34
2F：→ colinshih:是不是错字太多让你看没有 half single 03/09 21:03
3F：→ colinshih:这是面积最小, dual port FIFO behavior 唯一解 03/09 21:04
4F：→ colinshih:需要证明吗? 03/09 21:04