我後来用TCL改写这加pad的程式，程式可以在这下载： http://cid-87cef5e6683b5427.office.live.com/self.aspx/Share/addPad.tcl 我之所以要用TCL改写是因为： 原来PERL的作法是读入Verilog档。 然後程式要parse Verilog code，这不是一件小事。 要写Verilog/SystemVerilog/VHDL的parser太工程浩大了， 况且我也没做过compiler的经验。 我後来就想到何不在Design Compiler(或IC Compiler与SoC Encouter)加pad最简单。 所以就写了这TCL script。 这TCL script我己测过在Design Compiler是可以正常执行的， 没测过IC Compiler与SoC Encounter。 详细的使用说明请看script内注解。 ※ 引述《zxvc (执着)》之铭言： : 这是我用PERL写的一个script。 : 主要是用在Verilog design synthesis後， : 要在写一个IO ports加上pad cells的chip module。 : 因为手动去写这个chip module有点麻烦、易错， : 我就用PERL写了一个script自动产生chip module。 : (PERL真是处理文字的利器，用C去写不知有多麻烦。) : 使用方法请看原始档注解。 : AddPad.pl下载: : http://cid-87cef5e6683b5427.skydrive.live.com/self.aspx/Share/AddPad.pl -- 信佛的人要知道：佛绝不会说谎。但请把握时光。 法灭尽经： http://www.cbeta.org/result/normal/T12/0396_001.htm 共勉之。 --

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