※ 引述《zxvc (众生都是未来佛)》之铭言： : [恕删] : : → sasako:c也可以define 可以参数化 对我个人而言 很习惯这样写.. 09/30 22:24 : 我知道C也可以参数化， : 但这会比Verilog/SystemVerilog的参数化方便吗？ : Verilog/SystemVerilog不需要这麽多的复制贴上。 : 举个例，如果有个top module，它instantiates多个submodules， : 如果这些submodules当初也是用Verilog/SystemVerilo参数化， : 那只要改top的parameter，就可以了。 : C也许是，动了一个参数，sub-modules都要个别去重新产生新的code、 : 复制贴上。 : 小的design，这样作也许还OK。大design，这不是麻烦、易错吗？ : 所以我喜欢能用Verilog/SystemVerilo就用它解决， : 剩下的才考虑用C解决。 或许我没讲得很清楚，针对这个主题debug array， 假如要debug的话，我觉得会用我前几篇讲的方式， 就是另外wire讯号出来看，使原本的array可以延续 原本的参数模式... 我并不是说不爱用parameter，好用的东西，对我这 个懒人帮助最大... 至於若是宣告的depth过大，就交给C，反正一个loop 回圈，就可以印一堆wire出来，我想看什麽都可以拉 到wave上... 至於其他该参数化的东西，我这麽懒，应该可以参数 化的东西我都会试着去用，就像你说的，最好全部一 次在top module全部改最方便... : : → sasako:在配合UltraEdit的编辑 很容易达成 ... 因为用你的方法 09/30 22:26 : : → sasako:我还要去参考一些文件 且要担心dump出来的东西太大 09/30 22:27 : 看文件很难吗？ : 如果认为要看文件就是很麻烦的事， : 我想这有时会是会阻碍人进步的。 : 另外为何你认为展开array，会比不展开dump出来的档案还大？ : 我反而认为应该是差不多。展开的写法会比不展开省在哪里？ : 除非你的意思是说，用我说的那个方法会dump所有array， : 用展开可以只展开要dump的部分。 : 但FSDB其实也有指令可以dump指定array。 没错，的确我阻碍我进步吧！就是很懒... 反正C可以帮我，不会太多想什麽，至於档案会不会太大，反正 我不去用就不需要太担心公司quota会不会爆掉，而且我相信我 们家验证的人很强，要dump什麽档案不是我能决定的，他不那样 作我想有他的考量，当然若是真的有这必要，我相信他会把这种 功能加进去... 至少就目前而言，tool 为什麽不能dump出二维以上的讯号，假如 档案不会太大，感觉就把这项功能设成default就好了，既然没这 这样做，想必就是有些考量，或许档案会变大，或许dump时间会变 久等，但毕竟这不是我现在要想的东西.. --

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