作者ohya74921 (加百利)
看板Electronics
标题Re: [问题] 关於LAYOUT元件MODEL使用的问题
时间Sun Sep 26 16:07:50 2010
先在此谢过回文的朋友
另外想再请问一下
我有时会从instance里叫现成的model出来参考画法
但是删掉以後会留下他的 instance name 跟一些端点的定义
如下网址中的图
http://www.wretch.cc/album/show.php?i=gabrielhong&b=3&f=1383391765&p=0
那些字要怎麽除掉阿 = =
还是说不会有影响？
麻烦了
:)
※ 引述《ohya74921 (加百利)》之铭言：
: 各位版上的高手好
: 目前我在着手Power Amplifier的layout
: 使用的制程是 TSMC 0.35um MIX Signal Mode (2P4M)
: 电路架构是 CS - CG Cascode (两颗皆为 L=0.35um )
: 偏压选在 5v
: 而我在用cadence画layout时发现
: TSMC提供的Model
: 5V NMOS Transistor 的 Gate-Length 最小只能到 0.5um
: 若要 L=0.35um
: 只能选
: 3V NMOS Transistor
: 若我选 3v Model去画layout
: 到时偏压给 5v 是不是会出问题 (崩溃?)
: 烦请高手指点
: 感谢:)
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 111.251.197.127
1F：推 deathcustom:完全没关系，顶多让你画面脏一点 09/26 19:29
2F：→ ohya74921:谢谢 :) 09/26 23:28
3F：→ ohya74921:不过还是想问为什麽删不掉 有办法清掉吗 0.0 09/26 23:28
4F：推 deathcustom:纳个是内建的，要清当然可以，但是对你来说可能很麻烦 09/26 23:41
5F：推 deathcustom:我说的内建是指pdk内建的，不是cadence内建 09/26 23:41