作者ohya74921 (加百利)
看板Electronics
标题[问题] 关於LAYOUT元件MODEL使用的问题
时间Thu Sep 23 14:46:23 2010
各位版上的高手好
目前我在着手Power Amplifier的layout
使用的制程是 TSMC 0.35um MIX Signal Mode (2P4M)
电路架构是 CS - CG Cascode (两颗皆为 L=0.35um )
偏压选在 5v
而我在用cadence画layout时发现
TSMC提供的Model
5V NMOS Transistor 的 Gate-Length 最小只能到 0.5um
若要 L=0.35um
只能选
3V NMOS Transistor
若我选 3v Model去画layout
到时偏压给 5v 是不是会出问题 (崩溃?)
烦请高手指点
感谢:)
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 140.115.72.67
※ 编辑: ohya74921 来自: 140.115.72.67 (09/23 14:46)
1F：推 deathcustom:可能会，我只能这样讲，当然也可能不会，但是不建议 09/23 16:07
2F：推 kk123:3V device 的 Vgs 应该没机会撑到5V. Vds 的话有机会 09/24 00:14
3F：→ kk123:下 Testkey 回来量看看吧 09/24 00:14
4F：推 qqabyss:建议使用5V Model 3V Model |Vgs|:0~3.3V (请看技术文件) 09/24 02:53
5F：推 shela:Gate Oxide 会有可靠度问题 使用年限下降 09/24 08:36
6F：推 wwwok:内文中是不是有一些东西稍微低调比较好啊? 09/25 00:58
7F：推 deathcustom:我看过是还好，没提到任何技术参数 09/25 01:34
8F：→ ohya74921:谢谢各位! 09/26 16:05