: → zxvc:但我还有问题，就是什麽应用非得用PLL，而用DFF除频的会有抗 08/14 22:40 : → zxvc:杂讯不足的情形！？ 08/14 22:41 : 推 pow:假如接下来会用到clock的电路对jitter比较敏感 08/14 23:09 : → pow:喔喔还有另一个 DFF做完除频可能会有相位差 那就要有 08/14 23:10 : → pow:controlled delay (例如DLL) 来微调phase error 08/14 23:10 Design Compiler也能消除相位差，也就是用STA。 其实STA就是"static timing analysis"简写， 所以我前面说DFF除频器能用"静态"调timing， 原来就是这个专有名词，之前都没想到。 然而上面这个"相位差"问题，不是杂讯的问题，它用STA就能解决了。 : → pow:这些block都没有一定的位置 通常就是整个系统在设计的时候 08/14 23:10 : → pow:逻辑设计和类比设计要很密切的沟通 包含clock tree要怎要分 08/14 23:11 : → pow:都要估计得很清楚 08/14 23:11 : → pow:整个系统的复杂度 要很有经验的才有办法理解 08/14 23:12 : → pow:我因为经验不太够 所以只能讲讲一些嘴泡 08/14 23:12 : → pow:抗vdd杂讯譬如说 oscilator freq是1GHz 08/14 23:13 : → pow:然後vdd上面有一个50MHz的杂讯 假设震幅100mV 08/14 23:13 : → pow:这种东西在逻辑设计是没办法估进去的 08/14 23:13 : → pow:但是类比电路会估出来 Power Supply Induced Jitter 08/14 23:14 : → pow:假如这个杂讯会造成clock edge有50ps的jitter 08/14 23:14 : → pow:那你DFF看要除几 可能要乘几倍 对timing可能就不太妙 08/14 23:15 jitter会累积是对asynchronous counter(也就是我之前所说的DFF除频器) 而言吧[1]。如果是用synchronous counter就不会有累积的问题。 : → pow:所以逻辑设计就会说 我不管怎样 给我的clock jitter就只能 08/14 23:16 : → pow:这麽多 然後类比的就要去设计、算 看要怎样达成 08/14 23:16 [1] Chao-Hsin Lu, "2.5Gbps Optical Transceiver," NCU theses p.p. 18. http://thesis.lib.ncu.edu.tw/ETD-db/ETD-search-c/getfile?URN=88521073&filename=88521073.pdf -- 信佛的人要知道：佛绝不会说谎。但请把握时光。 法灭尽经： http://www.cbeta.org/result/normal/T12/0396_001.htm 共勉之。 --

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