作者Acme ( )
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标题Re: [问题] design compiler後counter(计数器)总是 …
时间Sat Aug 14 10:53:59 2010
你的文件是从create_generated_clock来的..
所以我猜测 :
做DFF除频器，synthesis/STA时
要 create_clock
create_generated_clock
create_generated_clock
......
PLL除频器，synthesis/STA时
要 create_clock
create_clock
......
这两个比较起来，後者比较简单，只要在每个root create_clk 就好
------
而fpga有提供PLL的除频器，我猜
可能是从PLL除出来的clk，跑到每个DFF的路径就会有balance，
而一般用DFF除出来的clk，是不会balance的，
所以除出来後的clk，一定要透过bufg 才能让 clk balance ，
如果能利用pll除出来的 clk
应该可以省 bufg 的 resource
※ 引述《zxvc (众生都是未来佛)》之铭言：
: ※ 引述《maxwellee (maxwell)》之铭言：
: : 我是用counter拉出来做除频clk 结果counter老出现violation
: : 请问该怎麽处理呢?
: : 还是sdc要怎麽针对这个问题去设定呢?如set_ideal_net?dont_touch_network?
: : 谢谢
: "Generated Clocks"[1]
: A design might include clock dividers ...
: Command: create_generated_clock
: 另外借问个问题，为什麽有人说不建议使用DFF除频器，
: 最好用PLL来作除频器？
: 对於数位cell-based的设计者，如果只用DFF做除频器感觉难度
: 没有与整合PLL的难度高。
: 如果做纯数位的DFF除频器就很好用，那为何许多FPGA却有提供PLL的除频器？
: 那用PLL除频器的优点在哪里？
: 希望有设计过这类电路的大大能指点一下。
: References:
: [1] Synopsys Inc., "Synopsys Timing Constraints and Optimization User Guide,"
: Version C-2009.06, p.p. 2-29, June 2009.
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◆ From: 114.32.239.249
1F：推 zxvc:PLL除出来的clock应该也只是一个source吧，要接到各DFF应该还 08/14 12:42
2F：→ zxvc:是要clock tree吧。那这样会比用DFF除频器省吗？ 08/14 12:43
3F：→ Acme:我认为如果除频是做在pll内,应该会有很多source... 08/14 13:51
4F：→ Acme:因为,一般ic,会有一堆不同的clk... 08/14 13:52
5F：→ Acme:另外,我又想到,用数位做,好像在at speed测试时,会有些麻烦 08/14 13:53
6F：推 zxvc:很多source是指有不同相位的clock吧。但实际上用PLL作数位电 08/14 15:13
7F：→ zxvc:路的除频器真的会用一个以上的同频不同相位clock sources吗？ 08/14 15:16
8F：推 zxvc:而且更多clock sources是不是也代表需要更多clock trees？ 08/14 15:22
9F：→ zxvc:总不可能每个DFF都可以接到一个专属的PLL clock source吧。 08/14 15:23
10F：→ zxvc:另外Xilinx的FPGA不止用PLL来产生clock，还有一个叫DCM的东西 08/14 15:24
12F：推 zxvc:该说明书是有提到使用DCM的好处：如Clock Deskew、Frequency 08/14 15:33
13F：→ zxvc:Synthesis、Phase Shifting、...。但感觉没有提到它比DFF除频 08/14 15:35
14F：→ zxvc:器好在哪里(假设某设计就只须要除2^n的频率)。 08/14 15:37
15F：推 zxvc:(其实DFF除频器可以产生周期2nT的clock。T是原clock周期。) 08/14 15:45
16F：→ zxvc:另外什麽是"at speed测试"？ 08/14 15:48