※ 引述《zxvc (众生都是未来佛)》之铭言： : [恕删] : : 推 ilovepachaya:Total cell area 去除 有加上net的面积不可信 07/15 17:15 : : → ilovepachaya:计算gate count并不是所有都是除以10 算法应该是 07/15 17:16 : : → ilovepachaya:除上该design kit的NAND gate的面积 如记得没错T18 07/15 17:16 : : → ilovepachaya:ARM design的NAND gate X1倍的 刚好是面积10um^2 07/15 17:17 : [恕删] : Design Compiler所report的area并不是以um^2为单位，而是site。 : 所以ARM/TSMC 0.18um CBDK的2-inputs NAND的10是指sites。 : 我曾经为了一个area不大(相对pad的数量)的design， : 在做layout前作颇精确的估测。照我的估测下去lay， : bonding pad应该不会有DRC error。 : 但lay到後来发现居然误差非常大，会有DRC error。 : 後来我看IC Compiler report_placment_utilization : 的report，才知道为什麽了。 : 105574 cells, (non-fixed:105574 fixed:0) 恕删 site的部分指的是"每个单位格" 我们都知道standard cell都是摆在cell的row上，并且有等高不等宽的特性 所以在technology file (.tf)会定义一个"单位格"有多大 在technology file(.tf)叫做unit tile也可以叫她site 想知道这个大小多少，打开technology file(.tf)後，收寻字串 "unit tile" 就可知 在ICC使用report_placment_utilization指令所产生的结果他是以site的型式report出 也就是说他并不是report面积，而是report出您在这个design使用了多少个"site" 而不管在DC或是ICC使用report_area都是report出真实的面积 (题外...使用report_design -phtsical可以report出目前的utilization) 以某个制程的standard cell来说 它的unit tile(site)为 h=2.8um w=0.28um 然後做一个测试 我要lay一个macro，这个macro里面只用了一个nand gate(ND2X1) 将netlist读进ICC或DC 使用report_area会report出area=3.1xxx um^2 但是在ICC使用report_placment_utilization 则会report出ND2X1这个cell使用了4个site 使用ICC将该standard cell的milkyway打开後，并将ND2X1这个cell打开 用尺量一量会发现他的大小为w=1.12 h=2.8 1.12um*2.8um=3.1xxxum^2 1.12um/0.28um=4 site 最後再题外 其时gate count也只是个大概而已 只是计算您的design内的standard cell的面积约等校於多少个NAND gate 文章打到後来自己也不知道自己在打什麽 刚喝了点酒 如有打字错误请多见谅 再题外 tool怎麽算utilization，大约如下 (standard cell area + macro cell area)/(core area) --

※ 发信站: 批踢踢实业坊(ptt.cc) ◆ From: 125.232.76.142 ※ 编辑: ilovepachaya 来自: 125.232.76.142 (07/17 01:27) 修打字错误 0.0 ※ 编辑: ilovepachaya 来自: 219.87.160.146 (07/19 06:21)