作者i4undying (快吐了)
看板Electronics
标题[请益] 关於Design Compiler
时间Tue Jun 29 00:33:18 2010
上来请教各位前辈有关DC的问题：
design中有个module是用State(2 bits)跟一根Flag(1 bit)当condition
去选output的值，而output reg的数量非常多，有上千个
在我把我的design合成之後发现timing卡在一个cell叫 AN2X6
光这个cell的time delay就有4ns之多，当然是不符预期
之後我开Path Schematic出来看
发现这个AN2X6的output pin 後面要drive非常多其他的cell
我的解释是tool已经把这个AND-2换到推动力最大的X6系列
但还是无法推动後面的其他cell，这样合理吗？
若是这种情形，有办法指定AN2X6的output pin 不要连接这麽多cell吗？
or 我应该从架构上去更改才对？ 例如serial output？
or 其他想法，谢谢大家
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